数字设计类EDA

大规模集成电路
设计与验证

支持SoC芯片规划与验证、时序验证和标准单元库特征化与验证,提前预测并预防设计问题,同时可协助客户高效创建标准单元库。

标准单元库

标准单元库 (Standard Cell Library) 是集成电路设计中的重要的标准化电路单元库,其中包含多种逻辑门电路,用于实现复杂的数字电路设计。标准单元库通常由芯片制造厂提供,可以优化电路面积、功耗和性能,提高芯片可靠性。


概伦标准单元库解决方案采用先进的分布式并行架构技术和单元电路分析提取算法,内嵌高精度SPICE仿真器,以快捷、高精的标准单元库特征化平台NanoCell为代表,覆盖从标准单元库自动化设计、库特征化到验证的完整设计开发流程。


规划与验证

RTL(Register Transfer Level)设计是数字芯片设计的一种常用设计方法。在芯片设计过程中,RTL 设计规划涉及到设计的各个方面,包括芯片的功能、性能、功耗、时序和面积等。随着系统芯片(SoC)设计的复杂性越来越高,门数超过十亿,且需要更低的功耗,因此早期设计规划解决方案的需求变得至关重要。可以帮助设计人员在设计早期阶段就对芯片进行全面的分析和优化,避免在后期设计和验证过程中出现严重的问题和延误。


概伦电子设计规划与验证方案不仅支持早期RTL级功耗和时序的设计规划以预测、预防设计后期可能出现的问题,还支持在更早的设计阶段完成芯片与封装设计之间的连接性验证,从而提高芯片设计可靠性、加快产品上市时间、降低成本和风险。

时序验证

在SoC电路设计中,关键路径对于电路的性能和功耗至关重要。分析关键路径并进行时序验证可以帮助设计人员找出电路中的瓶颈,优化电路的性能和功耗,提高电路的稳定性和可靠性。同时,时序验证还可以确保电路的时序满足规格,避免电路出现时序故障,降低电路验证和优化的成本和时间。


概伦时序验证工具支持门级晶体管级混合时序分析和关键路径分析,即使在没有可用的标准单元库的情况下,客户也能使用晶体管关键路径分析解决方案完成复杂SoC的时序分析。产品可灵活适应不同设计需求和场景,提供完善功能,助力客户高效完成设计目标。

联系我们 TOP

登录

忘记密码
暂无概伦账号?立即注册

获取验证码

 
暂无概伦账号?立即注册